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　　　　　　　　　　　　Low Power Flow HLD (Front End)培訓班
   入學要求

        學員學習本課程應具備下列基礎知識：
        ◆ 有數字電路設計和硬件描述語言的基礎或自學過相關課程。
   班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號)
       每期人數限3到5人。
   上課時間和地點
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）： Low Power Flow HLD培訓班：2020年7月20日
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        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
        3、培訓合格學員可享受免費推薦就業機會。
　　　　　　　　　　　　　　Low Power Flow HLD (Front End)培訓班

 
Overview
In this workshop, you will perform high-level design steps necessary to synthesize, analyze, and verify a multi-voltage design with shutdown requirements using the IEEE 1801 UPF-based Synopsys Eclypse Low-Power Flow. You will:
Identify the library requirements to implement a MV low-power design
Create, modify, interpret, and apply power-intent (UPF) files
Correctly specify PVT requirements for MV low-power optimizations
Perform low-power RTL synthesis using top-down and hierarchical UPF methodologies
Generate a gate level design that is MV-clean
Insert power-domain aware scan chains
Check for logic equivalence of RTL and gate-level designs
Conduct static timing analysis on the pre-layout design
Analyze average and peak power consumptions
Verify the results of running MV rule checks on the gate-level design
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Objectives
At the end of this workshop, using the Front-End Synopsys Eclypse Low-Power Flow, you should be able to perform the following high-level design objectives:
Create, interpret, and apply UPF files that capture the stated power intent requirements
Synthesize designs for the power intent and power-optimization requirements using both top-down and hierarchical UPF methodologies
Describe the effect of performing a supply-net-aware always-on synthesis
Insert scan chains taking into account the existing power domains while minimizing switching activity
Ensure that the gate-level design is MV clean
Ensure equivalence checking of logic functionality between RTL and gate- level using the design and UPF files
Perform static timing analysis
Generate peak and average power analysis reports/waveforms
Analyze gate-level design for MV rule violations
Write out all needed files for physical implementation
Audience Profile
Logic design and/or verification engineers who have a need to implement, analyze, and verify designs requiring the lowest possible power consumption using the Synopsys Front-End Eclypse Low Power Flow. CAD Engineers and Managers responsible for Low Power flow will also find this workshop beneficial.
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Prerequisites
To benefit the most from the material presented in this workshop, students need:
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A basic working knowledge of Synopsys Design Compiler and PrimeTime tools. Working knowledge of the other Synopsys tools used (list at the end of course description) in the workshop is desirable, but not required, to complete this workshop
An awareness of the basics of low-power design techniques. This workshop teaches how to implement these techniques
Course Outline
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1.
Introduction to Low Power Solution
Specifying Power Intent: UPF (Lab)
RTL Synthesis (Lab)
Hierarchical UPF Flow and DFT (Lab)
2.
Lab-4: Hierarchical UPF Flow and DFT (Lab Contd.)
Logic Equivalence Checking (Lab)
Static Timing and Power Analysis (Lab)
Multi Voltage Rule Checking (Lab)?

 
 
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.(2024年07月24日)..........................................................

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